[Efir]

Значит плохо читали »

возможно, повторю, это не область моих интересов. Когда я говорил о 36 разрядной адресации я говорил о логической составляющей, что такое мультиплексирование мне известно и что процессор байтами не читает тоже. Физически линий может быть хоть одна, по которой последовательно можно передавать биты адреса, вопрос в производительности, но речь была не об этом. Вы перечитайте контекст цитаты на которую я отвечал. Физическое ап процессора определяется как то, которое адресуется его шиной адреса, независимо от физического кол-ва линий, и адрес практически 36-ти разрядный а не теоретически, как это было написано в посте yurfed, вот об этом была речь. Мне стоило уточнить, признаю, речь не о физически разведенных линиях.

В совокупности получается 8 ГБ (типичный для процессоров LGA775 лимит »

это не лимит процессора, вы путаете, это лимит MCH, это разные устройства. Процессор свободно выставит на шину адреса 36 битный адрес взятый из PTE, вопрос в том, что вернет DRAM контроллер, например, при 33-х разрядном декодере адреса(33- разряда тоже речь о логике, сколько там физически линий мне не интересно), какой-нить мусор, надо читать спецификации. Адрес на процессорной шине это не последнее число, которое будет использоваться для доступа к ячейкам рам либо оборудования неважно, последним будет адрес, который описывает decode address space. Это хорошо понятно, когда в MCH реализован ремаппинг памяти. Вот, например, даташит на 965 чипсет, на странице 51 рисунок 3.1. Там показано представление физического ап со стороны процессора и как это будеи "видеть" драмконтроллер при тех или иных настройках. Вот еще даташит, не новый, но актуальный для LGA775, страница 7, где пишут о маркетинговых целях ограничения чипсета, о серверных чипсетах и т.д.

А 36-битная адресация, о которой Вы писали, никакого отношения к линиям адреса вообще не имеет. Она в описании Intel всего лишь означает поддержку PAE. То есть программную возможность преобразовать физические адреса памяти за пределами 4ГБ в линейные при 32-хразрядном режиме адресации, а не физическое наличие линий адреса »

вы ведете разговор в другой плоскости, речь шла о логике, я ввел в заблуждение, мне стоило уточнять о чем говорю.

То есть, QX9770 имеет 30 линий адреса памяти, I7-4770 на оба канала контроллера 32, i7-4960x - 64 »

после того как MCH переместился на процессор(IMC), то спецификация памяти автоматически переместилась на страничку с процессором. Теперь на странице процессора, а не чипсета пишется сколько он может адресовать памяти. Но речь опять идет о MCH(IMC) и о его decode address space, а не о физическом ап процессора. На процессорах AMD контроллер памяти давно переместился на процессор, интересно какой там decode address space, например на феномах.